“麻雀 Rev B”首批工程样片测试暴露出的问题，如同三座大山，沉甸甸地压在了芯启科技每一个研发人员的心头：音频输出存在超预期的噪声、PLL（锁相环）在目标频率下不稳定、PMU（电源管理单元）效率略低于设计值导致功耗偏高。
这其中，任何一个问题如果不能妥善解决，都可能导致芯片无法满足设计规格，甚至无法满足远大电子那份“生死状”般的订单要求。时间紧迫，不容有失！
林轩亲自坐镇，迅速成立了三个并行的调试攻关小组，分别由陈家俊（负责数字逻辑与系统集成）、顾维钧（负责模拟电路，主攻音频和PLL）和李志远（负责利用EDA工具进行辅助分析和验证）牵头，调集了公司最精锐的技术力量，开始了争分夺秒、昼夜不停的调试风暴。
实验室成了名副其实的战场。
白板上写满了各种假设、分析和测试方案。示波器、逻辑分析仪、频谱仪、电源分析仪等各种仪器设备高速运转，屏幕上闪烁着复杂的波形和数据。工程师们围着测试台，时而激烈争论，时而埋头苦干，眼中布满了血丝，但精神却高度亢奋。速溶咖啡和提神饮料的空罐堆满了垃圾桶。
攻坚战一：音频噪声溯源
顾维钧带领的模拟团队，首先聚焦在音频输出噪声的问题上。这是一个棘手的问题，因为噪声的来源可能有很多：可能是Audio DAC（数模转换器）本身的设计缺陷，可能是电源噪声通过模拟电路耦合进来了，也可能是数字电路的开关噪声干扰了敏感的模拟信号，甚至可能是PCB测试板本身的设计考虑不周。
他们尝试了各种方法来定位噪声源。
首先，他们修改了测试程序，让DAC输出不同幅度和频率的信号，观察噪声的变化规律。发现噪声似乎与信号频率关联不大，但与输出幅度有一定的关系，且在高频段尤为明显。
接着，他们尝试对芯片的模拟电源和数字电源进行更严格的滤波处理，甚至使用高精度的外部线性电源单独为模拟部分供电，以排除电源噪声的干扰。结果发现，虽然噪声有所减小，但并未完全消失，说明电源并非唯一（甚至不是主要）的噪声来源。
然后，他们将目光转向了芯片内部的版图设计。模拟电路对版图布局非常敏感，不合理的走线、不充分的地线屏蔽，都可能引入噪声。顾维钧调出了Audio DAC部分的版图文件，和负责版图设计的工程师一起，在电脑上逐一检查敏感信号线的走线路径、地线屏蔽的完整性、数字信号与模拟信号之间的隔离距离……
经过两天两夜几乎不眠不休的排查和仿真对比，他们终于找到了一个重要的可疑点：在版图设计中，为了节省面积，DAC的输出走线与一组高速切换的数字时钟信号线距离过近，且地线屏蔽做得不够充分，导致数字时钟噪声耦合到了模拟输出信号上！
找到了病根，就好对症下药了。虽然已经流片的芯片无法修改版图，但顾维钧提出了一个巧妙的“软件补偿”方案：通过微调DAC内部的某些校准参数，并配合输出端的一个小型RC滤波电路（这个可以在外部测试板上添加），可以在一定程度上抑制这种高频耦合噪声。
经过反复实验和参数调整，最终，虽然无法完全达到最初仿真设计的理想指标，但音频输出的信噪比得到了显着改善，基本达到了可以接受的水平。“至少，听起来不会有明显的杂音了。”顾维钧疲惫但欣慰地说道。
攻坚战二：驯服不羁的PLL
相比音频噪声，PLL不稳定的问题更加棘手，因为它直接关系到整个芯片能否稳定运行在设计的目标频率（这决定了MP3解码的流畅度和处理能力）。
李志远利用“追光者”STA工具和购买的第三方电路仿真软件，对PLL模块进行了更深入的分析。仿真结果显示，PLL的环路带宽（Loop Bandwidth）和相位裕度（Phase Margin）在某些工艺角（process corner）和高温条件下，确实处于临界状态，容易发生振荡或失锁。
顾维钧和负责PLL设计的工程师一起，再次审视了PLL的设计。他们发现，问题可能出在VCO（压控振荡器）的设计上，其频率控制曲线在某些电压下不够线性，导致环路难以稳定。此外，环路滤波器的参数选择，可能也过于激进，没有为工艺偏差和温度变化留出足够的裕度。
这又是一个设计上的瑕疵！要在现有硅片上彻底解决这个问题，几乎不可能。
团队陷入了困境。如果PLL无法稳定工作在目标频率，芯片性能将大打折扣，甚至无法满足MP3流畅解码的基本要求。
就在大家一筹莫展之际，林轩提出了一个大胆的想法。
“我们能不能不追求最高频率的稳定？”林轩在一次深夜的技术讨论会上说道，“远大的订单是针对低成本促销市场的，他们对性能的要求未必那么极致。我们能不能找到一个稍低一些的、PLL能够稳定工作的频率点？比如，目标频率是100MHz，我们能不能找到一个在80MHz或90MHz下，所有芯片都能稳定工作的‘甜点’（sweet spot）？”
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